Stage : GenAI pour l’automatisation de la vérification FPGA/ASIC F/H

Contexte ELSYS poursuit un projet R&D GenAI visant à assister les ingénieurs de vérification FPGA/ASIC dans l’exploitation de spécifications techniques : extraction de signaux, structuration JSON, génération d’assertions SystemVerilog et interrogation documentaire via RAG. L’enjeu est de construire un pipeline fiable, contrôlé et évaluable, adapté aux flux de vérification microélectronique et aux besoins des équipes ELSYS Rennes. Objectifs Le stage consiste à concevoir, prototyper et évaluer de…