Stage - Vérification Numérique Uvm Systemverilog H/F

Dans le cadre du développement de ses projets de conception de circuits intégrés (ASIC) et de systèmes numériques, l'agence lyonnaise d'ELSYS Design recherche un·e stagiaire ingénieur·e vérification pour rejoindre une équipe technique travaillant en mode projet, aux côtés d'ingénieur·es de conception numérique, d'ingénieur·es vérification et de chef·fes de projet. Le stage se déroule en présentiel dans nos locaux, afin de favoriser la montée en compétences, les échanges entre projets et le part…